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第1篇 芯片后端设计工程师岗位职责
工作职责
负责asic/soc芯片的物理实现及推动项目按时保质完成,主要包括:主导floorplan,placement&routing,power planning,physical verification, top & block level timing closure; function and timing eco等方面的具体实现工作;负责与前端设计团队、foundry/design service/test&package/ip vendor的沟通,并推动所有问题按时解决;负责推动项目的后端整体进度,并顺利投片。
工作要求
一本全日制本科或硕士毕业,从事芯片物理设计3年以上, 熟悉rtl设计和验证基本流程;熟悉lint和cdc相关工具; 熟悉物理设计流程;具有丰富的顶层floorplan经验;具有丰富的placement&routing经验;具有low power, dft, sta, em/ir-drop/si analysis, lec, physical verification, dfm等方面扎实的理论和实践基础;具有28nm以下工艺节点流片经验者优先。
第2篇 数字后端设计工程师岗位职责
数字后端设计工程师 西安紫光国芯半导体有限公司 西安紫光国芯半导体有限公司,华芯半导体,西安紫光国芯,西安紫光国芯半导体有限公司,紫光国芯 asic backend design engineer (be)
数字后端设计工程师
responsibilities:
1. responsible for developing digital designs with emphasis on backend, including floor-plan, power planning, place, cts and route.
2. work with front-end designers to optimize timing/area/power of the design implementation and perform static timing analysis.
3. optimization and verification of layout for tape-out (including rc e_traction, eco, drc, lvs).
4. power ir drop analysis and optimization, area and parasitic layout optimization, chip size optimization.
5. static timing analysis (prime time) and setup/hold fi_.
6. formal verification for equivalence checking (formality).
7. generation of fill structures according to technology requirements.
requirements:
1. 4 years e_perience in backend design flow (apr) with proven soc tape-out e_perience.
2. e_perienced in synopsys/cadence automatically physical implementation tools and flows (ic-compiler/ astro / soc-encounter/ milky-way/ star-rc_) is a plus.
3. e_perience with one or more scripting languages (perl, tcl, or shell) to make reusable automatically flow is a plus.
4. e_perience and knowledge about fe design (rtl code, flow) and verification is a plus.
5. good analytical and debugging skills.
6. good command of english.
第3篇 后端设计师岗位职责
id后端实现设计师 oppo移动通信 oppo广东移动通信有限公司,oppo,oppo手机,oppo移动通信,欧珀,欧珀移动通信,oppo 职责描述:
1、在项目跟进过程中对产品细节进行严格管控,保证产品精致度。
2、与产品研发、技术制造等内外部团队合作,及时沟通并解决项目不同阶段产生的问题,协助项目团队以确保项目进度不延迟。
3、敢于创出新,能在项目跟进过程中对方案的细节进行再设计,提升产品竞争力。
4、负责项目签样工作。
任职要求:
1、本科及以上学历。
2、有3年及3年以上的产品设计工作经验者优先。
3、具备优秀的设计审美、时尚敏感度以及艺术鉴赏能力。
4、具有一定的创新意识,敢于创新。
5、敏锐的洞察能力,对产品细节敏感,能及时发现问题。
6、优秀的手绘能力,精通设计软件ai/coreldraw/photoshop和建模软件rhino/proe/alias等。
7、优秀的沟通表达能力和团队合作精神。
8、优秀的逻辑分析能力,合理管控项目进度。
第4篇 后端设计工程师岗位职责
ic后端设计工程师 南京华捷艾米 南京华捷艾米软件科技有限公司,华捷艾米,南京华捷艾米,南京华捷艾米 responsibilities:
responsible for all aspects of chip backend design, including floor planning, place and routing, cts, timing convergence iterations/optimization, and final drc/lvs.
qualifications:
1. bsee, msee or higher.
2. at least 2 years e_perience of large asic backend designs.
3. e_perience with synopsys and/or cadence design tools.
4. have 65/40/28nm e_perience is better.
5. good communication skills, team spirit.
工作职责:
负责整个芯片或模块的布局布线设计, 包括布局规划, 布局布线, 时钟树生成, 时序优化和收敛, 以及 drc/lvs物理验证.
任职资格:
1. 电子工程或微电子专业本科及以上学历;
2. 至少2年以上大规模集成电路芯片后端设计经验;
3. 具有使用synopsys 或cadence 设计工具的相关经验;
4. 最好有65/40/28nm设计经验;
5. 良好沟通能力和团队精神。
第5篇 ic后端设计工程师岗位职责
ic后端设计工程师 南京华捷艾米 南京华捷艾米软件科技有限公司,华捷艾米,南京华捷艾米,南京华捷艾米 responsibilities:
responsible for all aspects of chip backend design, including floor planning, place and routing, cts, timing convergence iterations/optimization, and final drc/lvs.
qualifications:
1. bsee, msee or higher.
2. at least 2 years e_perience of large asic backend designs.
3. e_perience with synopsys and/or cadence design tools.
4. have 65/40/28nm e_perience is better.
5. good communication skills, team spirit.
工作职责:
负责整个芯片或模块的布局布线设计, 包括布局规划, 布局布线, 时钟树生成, 时序优化和收敛, 以及 drc/lvs物理验证.
任职资格:
1. 电子工程或微电子专业本科及以上学历;
2. 至少2年以上大规模集成电路芯片后端设计经验;
3. 具有使用synopsys 或cadence 设计工具的相关经验;
4. 最好有65/40/28nm设计经验;
5. 良好沟通能力和团队精神。
